CPU Opteron con architettura ARM a 64bit dal prossimo anno

Fatemi capire,

AMD una volta produceva CPU,
ora progetta CPU,
il futuro è rivendere CPU?

Il problema di nVidia e' che si trova a competere con aziende con molta piu esperienza e know-how sui core ARM. E core ottimizzati, nel mobile, fanno la differenza.

AMD lavora per i server, quindi suppongo che un Chip con core A5x, anche se non ottimizzato troppo per i consumi, consumerebbe comunque molto meno dei rispettivi cugini x86, giusto?

@ Tedturb0

Si tecnicamente un opteron ARM serve a realizzare server a bassissimo consumo tipo per il cloud. In realtà i core arm sono molto vantaggiosi perché non si portano dietro una grande serie di istruzioni che in tali ambiti sarebbe totalmente inutile. C'è anche da dire che se andiamo a fare un confronto perfomance/watt non è che arm ne esca così vincente. Avere core arm significa usare prodotti a basso costo e che producono pochissimo calore, un rasperry single core che lavora tra 700mhz ed 1 ghz non monta alcun dissipatore, cosa che per gli x86 equivalenti non si è mai vista.

AMD ha fatto una scelta che la porterà ad avere una base unica con più varianti x86 , ARM , GPU.
si potrebbe arrivare a integrare tutti e tre sullo stesso chip in modo da soddisfare diverse necessita.
ARM bassi consumi
X86 compatibilità con il software
GPU per i calcoli paralleli
in modo da soddisfare il mercato in tutte le sue varianti

la cosa che meno si addice all'architetture e all'isa arm è proprio il rendering o in generale l'utilizzo di istruzioni vettoriali ad alte prestazioni. Quindi no il rendering è l'ultimo utilizzo per qel tipo di processore.

la cpu di un rasperry è talmente lenta che qualsiasi cpu x86 di pari performance o anceh molto superiore non ha bisogno disipatore. Ti ricordo che la cpu è equivalente a un Pentium II a 300MHz quindi anche una xpu x86 10x piu veloce puo funzionare senza dissipatore a quel regime di performance.

Mica banale integrare architetture differenti sullo stesso core, specialmente quando sono cosi radicalmente differenti.

L'IPC dipende principalmente dall' implementazione del core, non dal set d'istruzioni, ne dall'architettura logica visibile al programmatore.
Paradossalmente, per quel che riguarda il set d'istruzioni, gli ARM si presterebbero a soluzioni con un IPC più elevato di quello ottenibile con gli x86.

Quindi al massimo puoi dire "per ora le implementazioniARM come IPC sono inferiori a quelle X86".

Per ottenere un IPC più elevato Intel ha di fatto esaurito tutti i metodi disponibili (per questo ora puntano molto su nuove estensioni al set d'istruzioni).
Le architetture ARM sul mercato invece non sono così "spinte" perchè certe cose richiedono consumi più elevati o superficie del chip più ampia che non sono accettabili su SoC per smartphone e tablet.

Ovviamente se qualcuno deciderà di produrre cpu ARM con gli stessi consumi ed area su chip di cpu x86 "per desktop/server" le cose potrebbero cambiare drasticamente.

Anche l'ISA conta, e non poco. Non foss'altro perché l'implementazione dipende, ovviamente, da essa.

Per quale motivo dovrebbe essere così?

Questo è normale, al momento la situazione è quella e potrebbe anche cambiare in futuro, ma segnali di cambiamento non se ne vedono.

E' senz'altro vero che sia difficile pensare a balzi notevoli sul fronte del calcolo "general purpose", ma come fai a escludere a priori che non possa saltare fuori qualche idea per innovare (e migliorare le prestazioni, ovviamente) qualche particolare aspetto dell'implementazione dell'ISA? Le innovazioni non sono certo mancate finora...

Veramente lo fa da più di 20 anni ormai, e per ottime ragioni: mentre è difficile spingere le prestazioni single-thread per il codice general purpose, per quello parallelo una soluzione economica a livello implementativo, e che si presta a essere molto scalabile, è l'approccio SIMD.

Per questo sono nate tante estensioni, e altre ancora arriveranno, con contributi che non sono legati soltanto all'aumento della dimensione dei registri o all'aggiunta di nuove istruzioni.

In quest'ambito i RISC hanno parecchi problemi dovuti all'opcode di dimensione fissa (32 bit, in genere), per cui sono costretti a limitare l'instruction set e alle funzionalità impacchettate nelle istruzioni.

Al contrario i CISC, potendo contare su istruzioni di lunghezza variabile, possono mettere a disposizione funzionalità più interessanti / ricche, che ovviamente incidono positivamente sulle prestazioni.

E' anche vero che i processi produttivi sempre migliori hanno consentito di impaccare molti più transistor a parità di superficie, riducendo anche i consumi. L'A7 di Apple conta 1 miliardo di transistor (anche se bisogna tenere presente pure la GPU), e ha "appena" due core.

Con numeri così elevati in gioco anche la "x86 tax" non ha più un peso così rilevante nel computo della dimensione del die e nei consumi.

Senza dimenticare che pure ARM si porta dietro la sua "tax", che consiste nelle diverse ISA che deve supportare, non ultima quella a 64-bit che presenta un'opcode table e una struttura delle istruzioni molto diversa da quella tradizionale. Anche questo ha un costo; non elevato come nel caso di Intel, ma che incide sia nel numero di transistor che nell'implementazione della pipeline.

Bisogna vedere gli obiettivi che ci pone. Consumi e/o area del chip non sono gli unici parametri importanti per misurare la "bontà" di un'architettura.

Ed infatti l'ISA x86 fa decisamente pena sotto tale aspetto, servono decoder molto più complicati che creano colli di bottiglia sia sulle unita di esecuzione a valle che sulla frequenza di clock massima.

Invece l'ISA ARM è molto più pulita, al punto che quando hanno introdotto le estensioni THUMB (che dimezzano la lunghezza media delle istruzioni) il "decoder THUMB" è in pratica uno stadio in più a "mappatura fissa" (senza stati interni) sul decoder istruzioni di ARM32.

Inoltre la differenza di prestazioni "tra istruzioni a lunghezza fissa" ed "istruzioni a lunghezza variabile" dipende anche dalla semantica delle singole istruzioni e dalla presenza o meno della cache istruzioni.

Ad esempio sugli ARM fu introdotta l'estensione THUMB per avere codice con compattezza comparabile a quella di cpu ad 8bit, poter fare a meno di una cache istruzioni (o usare cache istruzioni più piccole) ed avere buone prestazioni anche con bus verso la i-cache a 16bit.
Ma per roba ad alte prestazioni basta avere un i-cache più grande e gran parte della differenza tra istruzioni di lunghezza fissa e variabili viene meno.

E' inoltre da notare che il set d'istruzioni A64 a 64bit dei nuovi ARMv8 ha parecchie differenze rispetto al "vecchio" A32 proprio per scalare bene in prestazioni in un contesto "a 64bit" (bus dati almeno a 64bit, processi produttivi che permettono di avere minimo una certà densità, ecc. ecc.).
Guardacaso alcune feature di A64 ricordano le "vecchie" cpu Alpha
(il primo microprocessore a 64bit e per anni campione assoluto in termini
di prestazioni per singolo core, se ricordo bene, due anni dopo che smisero di svilupparne
versioni più evolute e con processo produttivo più arretrato
superava ancora in prestazioni su interi e float sia gli x86 che gli Itanium).



E' rilevante se va a creare un collo di bottiglia sui decoder istruzioni rispetto agli ARM.



La differenza è che i vari set d'istruzione ARM sono ad alta simmetria (con molte meno eccezioni nella decodifica) con la possibilità di passare da un istruzione THUMB ad ARM32 con una "espansione fissa" senza stati interni aggiuntivi e con previsto sin dal principio un meccanismo di espansione del set d'istruzioni (usando gli opcode per i coprocessori) che permettono di avere decoder molto semplici che possono operare in parallelo e che rendo più semplice commutare da uno all'altro.
Fa una differenza notevole.