AMD presenta le CPU EPYC Genoa di 4a generazione: 96 core Zen 4, fino a 160 linee PCIe Gen 5 e CXL

All'evento together we advance_data centers AMD ha presentato ufficialmente la quarta generazione di processori EPYC, nota anche con il nome in codice "Genoa" e basata sull'architettura Zen 4 già impiegata sui Ryzen della serie 7000. Arrivano molteplici cambiamenti rispetto alla terza generazione, a partire dal numero massimo di core che arriva a 96. Viene integrato anche il supporto alle memorie DDR5 e agli standard PCIe Gen 5 e CXL 1.1+.

AMD EPYC di 4a generazione: fino a 96 core, DDR5 e PCIe Gen 5

L'annuncio dei processori AMD EPYC di 4a generazione non comprende elementi particolarmente sorprendenti e si allinea alle attese su pressoché tutti i fronti. Era infatti previsto il supporto a DDR5 e PCIe Gen 5, così come quello allo standard CXL 1.1+ (di cui si era parlato proprio poche settimane fa).

La novità forse più grande è che il numero massimo di core dei nuovi EPYC raggiunge quota 96 (con 192 thread), contro invece i 64 (128 thread) della generazione precedente (con un aumento, quindi, del 50%). Ci saranno fino a 12 CCD, ciascuno dei quali con 8 core. È interessante notare come i consumi delle nuove CPU rimangano sostanzialmente allineati con quelli della generazione precedente, ovvero entro il limite dei 400 W; il modello EPYC 9654 con 96 core ha un TDP pari a 360 W, che si traduce in appena 3,75 W per ciascun core. AMD afferma che l'efficienza è migliore del 48% rispetto ai processori concorrenti di Intel.

I CCD sono identici a quelli già visti sui Ryzen 7000 per computer desktop, con 8 core dotati di 1 MB di cache L2 ciascuno e di 32 MB di cache L3 condivisa. Secondo AMD, le prestazioni sono superiori del 14% rispetto alle CPU Zen 3 a parità di velocità di clock. Tale balzo in avanti è dovuto a migliorie nelle unità di front-end e di load/store, così come nel branch predictor, nella presenza di una cache L2 più grande e nel motore di esecuzione.

Ci sono cambiamenti importanti anche nell'ISA, che vede l'aggiunta delle istruzioni AVX-512, VNNI e bfloat16. L'implementazione delle AVX-512 è, a detta di AMD, più efficiente rispetto a quella usata sulle CPU Intel, perché vengono usate le FPU a 256 bit esistenti in quella che AMD chiama modalità "double-pumped"; ciò sembra far intendere che le istruzioni AVX-512 di AMD richiedono due cicli di clock per essere calcolate, anziché uno solo. Le istruzioni VNNI e le bfloat16 sono impiegate nel deep learning e offrono un'efficienza migliore in questo specifico ambito rispetto alle alternative.

Vengono poi introdotti miglioramenti nelle funzionalità di sicurezza, in particolare per quanto riguarda le funzionalità di protezione delle macchine virtuali. Queste possono scegliere di girare solo quando non ci sono altri processi in esecuzione sullo stesso core fisico tramite il secondo thread; ciò aumenta la sicurezza rispetto ad attacchi che sfruttano le caratteristiche SMT dei processori.

I CCD sono prodotti con processo a 5 nm, mentre il Server I/O Die (sIOD) è prodotto a 6 nm. Quest'ultimo ha un numero molto più alto di transistor rispetto alla generazione precedente, soprattutto per via della presenza di due SERDES (serializzatore-deserializzatore) a 80 linee: possono essere configurati per gestire canali PCIe Gen 5, CXL 1.1, SATA 6 Gbps o Infinity Fabric (per i server a doppio processore). Parlando di connettività, il processore supporta fino a 64 linee CXL e 160 linee PCIe Gen 5 (ovvero fino a 10 slot x16 operanti a piena velocità). L'Infinity Fabric di terza generazione collega diverse componenti all'interno del sIOD, quest'ultimo ai CCD e due CPU tra di loro nei server a due socket. L'interfaccia di memoria supporta 12 canali (24 sub-canali da 40 bit) con il supporto a un massimo di 6 TB di memoria ECC DDR5-4800 per ciascun socket.

Sono in totale 18 i modelli di processore presentati da AMD, da 16 fino a 96 core. Sono presenti delle varianti "F" che offrono un minor numero di core, ma frequenze (e, di conseguenza, consumi) più elevate.

AMD ha altresì annunciato che le CPU EPYC "Bergamo", destinate agli hyperscaler, saranno disponibili nella prima metà del 2023, assieme alle "Genoa-X" dotate di 3D V-Cache, mentre le "Siena", destinate all'edge e alle telecomunicazioni, saranno rese disponibili nella seconda metà del prossimo anno.